| 了解与认识 3D IC |
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| (2012-9-9 20:41:47) 2292人次浏览 |
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联电3D-IC年底产品级封测 2012年9月08日《钜亨网》
联电（UMC-US）于SEMICON台湾展会期间发表 3D IC 技术趋势与进展。
联电企业行销总监黄克勤表示，联电克服开发初期制程问题，今年年底3D IC将进行产品级封装与测试。
他说明了联电在3D IC方面的最新进展。
联电3D IC是以Via-middle制程为基础，从今年初开始进行TSV制程最佳化，预计今年底进行产品级的封装与测试以及可靠性评估。
他表示，虽然在开发初期曾遭遇铜填充、金属堆叠等TSV完整性制程问题，但现在都已经克服。
他强调，运用现有的CMOS制程技术与代工、封测厂生态系统，将会是较佳的业务模式。
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3D IC
消费电子產业的持续趋势是发展更小、更易携带的多功能装置。大多数的手提装置现在都有语音通讯、网际网路、电子邮件、录影、MP3和GPS等功能。设计这些產品时所面临的最大挑战是要让新推出的產品比现在的更小、功能更多，而性能还更好。3D IC可达成上述目的，不仅传递路径缩短、运作速度快、耗能低，同时整合不同的晶粒，如CMOS、MEMS、Flash和光学等。而且IC脚数增加也能加快运算能力，成本要低也是关键。
在產品具有同样性能的前提下，3D IC生產的成本要比传统的2D封装方式為低。随著装置节点分布趋向复杂，生產2D元件的成本就大幅增加。然透过将晶粒堆迭在3D的结构，并使用TSV技术完成电气互连，性能同样好，TSV正在成為3D IC製程的主流。导孔可以在前段製程还没覆层前就先在基板上打好（一般称為先穿孔法），或是在完成所有元件之后，於后段製程中打孔（一般称為后穿孔法）。
3D IC产业链依制程可概略区分成3大技术主轴，分别是前段（Front-end）、中段（Middle-end）及后段（Backend）。前段制程涵盖芯片前段CMOS制程、晶圆穿孔、绝缘层（Isolation）、铜或钨电镀（Plating），由晶圆厂负责。为了日后芯片堆叠需求，TSV芯片必须经过晶圆研磨薄化（Wafer Thinning）、布线（RDL）、晶圆凸块等制程，称之为中段，可由晶圆厂或封测厂负责。后段则是封装测试制程，包括晶圆切割、芯片堆叠、覆晶、覆晶强化（Underfill）、高分子封模（Molding）、雷射印码等。 在芯片堆叠技术中，有晶圆-晶圆堆叠（Wafer-to-Wafer Stacking）、芯片-晶圆堆叠（Die-to-Wafer Stacking）、芯片-芯片堆叠（Die-to-Die Stacking）等3种。透过薄化TSV芯片堆叠将可充分利用厚度方向优势，实现高传输速度、芯片级微型化封装，满足可携式电子产品轻、薄趋势。
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3D IC是行业必然发展方向 集成新模块需看市场需求 2012-08-21《中国电子报》
随着工艺和技术的进步，融合ARM、DSP、硬核IP等已成为家常，但在实现融合之时还要面临一些取舍。
赛灵思公司在近半年动作频繁，28纳米FPGA、ZYNQ开发平台、3D IC、Vivado开发套件等等的出新，将赛灵思“创新是DNA”的理念发挥到了极致，引领着赛灵思走向“All Programmable”全新的征程。
3D IC是行业必然发展方向
3D IC是一个很热门的课题，不只是FPGA行业，也是半导体行业必然的发展方向。
在赛灵思的创新中，3D IC是不容错过的话题。赛灵思公司亚太区销售与市场副总裁杨飞表示，3D IC是一个很热门的课题，不只是FPGA行业，也是半导体行业必然的发展方向。“因为最主要的是它能够打破摩尔定律的束缚。假如工艺不改进，就只能跟着摩尔定律的步伐发展，并且不容易把数字和模拟IC混合在一起”。杨飞进一步指出，“我们今年推出了全球首款异构3D IC，将40纳米模拟电路跟28纳米数字电路混合在一起，通过3D IC堆叠到同一个芯片里面去，产生了全球唯一的400G OTN FPGA单芯片。在系统级的应用方面，就可将原来需要5片标准器件的方案变成单片FPGA方案”。
而实现3D IC的成功不是一般公司能做到的。杨飞表示，一方面是赛灵思每年投资4亿～5亿美元用于研发，投资3D IC从90纳米开始，到65纳米，又到28纳米量产，整个过程将近10年。并且，光有判断是不够的，还要付诸于行动，持续投入资金和耐心做研发，而且要等这么多年才能修成正果，一般的公司撑不了。另一方面是除了有决心和行动外，还要有技术的积累，要在相关技术、工艺、封装等方面具有综合实力才能成功。因为这不仅要解决散热问题，还要下决心把产品的架构设计成符合3D IC产品架构的需求。
在客户关心的开发难度和成本、时间方面，赛灵思也持续创新，今年新的软件开发平台Vivado即是佐证。杨飞表示，到了28纳米节点，FPGA中就有65亿个晶体管，如果用传统的FPGA开发手段，单个布线要做10多个小时，非常困难。而Vivado最主要的目的是减少开发周期，满足28纳米节点及以上节点新工艺集成度的需求，包括IP集成等。同时，因为FPGA带有ARM内核，需要提供一个有机结合硬件、软件的并行开发平台，加快开发的进度。“通过Vivado中高阶综合的开发手段，工程师可以在做系统设计的时候，以C为开发手段。因为无论是做马达控制，还是视频处理，往往要做一个算法，算法模型多是用C或C++建模。以前要把C模型变成逻辑，人工要花两三个月的时间，现在通过使用Vivado软件中自动化的工具AutoESL，可将其变成RTL即硬件描述语言，从而大大缩短了时间，全面提升了设计生产力”。杨飞指出。
集成新模块要看市场需求
系统需要集成的东西太多了，如果每个厂家都要自己做底层的IP，难度很大。
目前FPGA早已不再是单纯的“可编辑逻辑器件”，随着工艺和技术的进步，融合ARM、DSP、硬核IP等已成为家常。FPGA成为融合的“集大成者”，但在实现融合之时还要面临一些取舍。杨飞指出，融合最主要解决以下两个问题：一是提供系统集成性，这主要是希望把系统的性能和带宽加强，将密度、带宽和性能提高N倍，这是持续永恒的发展方向。并且很重要的一点就是还要保证低功耗，以适应节能环保的需求。二是要有推动产品迅速上市的支持机制，包括软件工具、产品易用性等。因为每个具体应用需求不一样，比如医疗设备要通过一些许可资质，需要1～3年的时间;汽车电子也涉及相关安全认证，从开发到上市一般需要3～5年;无线通信系统一般需求10个月左右;某些工业控制或者3D电视在几个月时间内就可完成。
目前FPGA的融合最引人注目的是集成ARM，将应用领域拓展至广阔的嵌入式市场。而传统FPGA里已经有处理器、逻辑等架构和能力，赛灵思通过将ARM A9双核集成到Zynq器件中，实现可编程平台硬件和软件有机的结合。杨飞对此表示，做系统设计的时候，可以考虑把性能指标要求比较高的部分放到ARM核中，而一些对性能指标要求特别高的硬加速部分可放到FPGA中。ARM和FPGA有机的结合，可以使FPGA更多地进入传统处理器服务的领域。因为这些领域本来扁平的系统架构中就需要处理器、FPGA等，而现在赛灵思提供一个更优化的架构，大大提升整个系统的带宽，也帮助我们扩大了应用市场。
未来FPGA还会集成什么模块？杨飞表示，典型的嵌入式系统中有处理器、逻辑IC、存储器，还有周边的设备，例如接口I/O、并行以及串行的接口。集成新的模块要看有没有足够大的市场催生需求。随着工艺的改进，IC的成本很大程度制约在芯片的I/O多少，芯片也不一定需要定制的模块，因为资源越来越充足。
未来的征程还在延续，赛灵思也早已胸有成竹。杨飞表示，从工艺的角度出发，赛灵思承诺会持续创新以保持领先，不断地进入传统标准器ASSP/ASIC所服务的领域，这一趋势将不断加快。在与客户应用结合方面，系统需要集成的东西太多了，如果每个厂家都要自己做底层的IP，难度很大。赛灵思推广的目标设计平台通过一些参考设计IP，大幅提高了赛灵思客户使用FPGA的效率，降低了研发成本。赛灵思未来还将提供更有效的软件工具以及更多的IP认证方案。
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3D封装
3D晶圆级封装，英文简称（WLP），包括CIS发射器、MEMS封装、标准器件封装。是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SDRAM的叠层封装。主要特点包括：多功能、高效能；大容量高密度，单位体积上的功能及应用成倍提升以及低成本。
3D封装的分类
一、封装趋势是叠层封（PoP）；低产率芯片似乎倾向于PoP。
二、多芯片封装（MCP）方法，而高密度和高性能的芯片则倾向于MCP。
三、以系统级封装（SiP）技术为主，其中逻辑器件和存储器件都以各自的工艺制造，然后在一个SiP封装内结合在一起。
目前的大多数闪存都采用多芯片封装（MCP，Multichip Package），这种封装，通常把ROM和RAM封装在一块儿。多芯封装（MCP）技术是在高密度多层互连基板上，采用微焊接、封装工艺将构成电子电路的各种微型元器件（裸芯片及片式元器件）组装起来，形成高密度、高性能、高可靠性的微电子产品（包括组件、部件、子系统、系统）。技术上，MCP追求高速度、高性能、高可靠和多功能，而不像一般混合IC技术以缩小体积重量为主。但随着Flash闪存以及DRAM闪存追求体积的最小化，该封装技术由于使用了金属丝焊接，在带宽和所占空间比例上都存在劣势，而WSP封装技术将会是一个更好解决方案。
3D封装的IC制造工艺
离子注入 Ion Implantation晶圆衬底是纯硅材料的，不导电或导电性极弱。为了在芯片内具有导电性，必须在晶圆里掺入微量的不纯物质，通常是砷、硼、磷。掺杂可以在扩散炉中进行，也可以采用离子注入实现。
一些先进的应用都是采用离子注入掺杂的。离子注入有中电流离子注入、大电流/低能量离子注入、高能量离子注入三种，适于不同的应用需求。
热处理 Thermal Processing利用热能将物体内产生内应力的一些缺陷加以消除。所施加的能量将增加晶格原子及缺陷在物体内的振动及扩散，使得原子的排列得以重整。热处理是沉积制造工序后的一个工序，用来改变沉积薄膜的机械性能。目前热处理技术主要有两项应用：一个使用超低k绝缘体来提升多孔薄膜的硬度，另一个使用高强度氮化物来增加沉积薄膜的韧性抗张力，以提升器件性能。在紫外热处理反应器里，等离子增强化学气相沉积薄膜经过光和热的联合作用改变了膜的性能。高强度氮化薄膜中紫外热处理工艺使连接重排，空间接触更好，产生出了提高器件性能所需的高强度水平。
化学机械研磨 CMP推动芯片技术向前发展的关键之一是每个芯片的层数在增加，一个芯片上堆叠的层数越来越多，而各层的平坦不均会增加光刻精细电路图像的困难。CMP系统是使用抛光垫和化学研磨剂选择性抛光沉积层使其平坦化。CMP包括多晶硅金属介质（PMD） 平坦化、层间绝缘膜（ILD）平坦化和钨平坦化。CMP是铜镶嵌互连工艺中的关键技术。
3D封装技术的优势
在尺寸和重量方面，3D设计替代单芯片封装缩小了器件尺寸、减轻了重量。与传统封装相比，使用3D技术可缩短尺寸、减轻重量达40-50倍;在速度方面，3D技术节约的功率可使3D元件以每秒更快的转换速度运转而不增加能耗，寄生性电容和电感得以降低;3D封装更有效的利用了硅片的有效区域，与2D封装技术相比，3D技术的硅片效率超过100%;在芯片中，噪声幅度和频率主要受封装和互连的限制，3D技术在降低噪声中起着缩短互连长度的作用，因而也降低了互连伴随的寄生性。
电路密度的提高意味着提高功率密度。采用3D技术制造元器件可提高功率密度，但必须考虑热处理问题。一般需要在两个层次进行热处理，第一是系统设计，即将热能均匀的分布在3D元器件表面;第二是采用诸如金刚石低热阻基板，或采用强制冷风、冷却液来降低3D元器件的温度。为了持续提高电路密度、性能和降低成本，芯片尺寸不断缩小，意味着设计复杂度的提高。然而，3D技术目前只完成了少量复杂的系统及元器件，因此还要改进设计以解决系统复杂度不断增加的问题。
任何一种新技术的出现，其使用都存在着预期高成本的问题，3D技术也不例外。影响叠层成本的因素有：叠层高度及复杂性;每层的加工步骤数目;叠层前在每块芯片上采用的测试方法;硅片后处理等等。
3D封装改善了芯片的许多性能，如尺寸、重量、速度、产量及耗能。当前，3D封装的发展有质量、电特性、机械性能、热特性、封装成本、生产时间等的限制，并且在许多情况下，这些因素是相互关联的。3D封装开发如何完成、什么时候完成？大多数IC专家认为可能会经历以下几个阶段。具有TSV和导电浆料的快闪存储器晶圆叠层很可能会发展，随后会有表面凸点间距小至5μm的IC表面-表面键合出现。最后，硅上系统将会发展到存储器、图形和其它IC将与微处理器芯片相键合。
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